基于FPGA的四階IIR數字濾波器

摘要：采用FPGA實現四階IIR數字濾波器，通過兩個二階節(jié)級聯構成數字橢圓低通濾波器。通帶內波紋小于0.1dB，阻帶衰減大于32dB。
　　關鍵詞：四階IIR橢圓濾波器補碼陣列乘法器
　　
　　常用的數字濾波器有ＦＩＲ數字濾波器和ＩＩＲ數字濾波器。ＦＩＲ數字濾波器具有精確的線性相位特性，在信號處理方面應用極為廣泛，而且可以采用事先設計調試好的ＦＩＲ數字濾波器ＩＰＣｏｒｅ來完成設計，例如Ａｌｔｅｒａ公司提供的針對Ａｌｔｅｒａ系列可編程器件的ＭｅｇａＣｏｒｅ，但是需要向Ａｌｔｅｒａ公司購買或申請試用版。另外，對于相同的設計指標，ＦＩＲ濾波器所要求的階數比ＩＩＲ濾波器高５～１０倍，成本較高，而且信號的延遲也較大。ＩＩＲ濾波器所要求的階數不僅比ＦＩＲ濾波器低，而且可以利用模擬濾波器的設計成果，設計工作量相對較小，采用ＦＰＧＡ實現的ＩＩＲ濾波器同樣具有多種優(yōu)越性。
　　
　　ＩＩＲ濾波器主要有巴特沃斯濾波器、切比雪夫濾波器和橢圓濾波器幾種。給出了以上三種濾波器實現同樣性能指標所需的階數及阻帶衰減的比較，如表１所示。
　　
　　表1三種濾波器的性能比較
　　
　　原型階數阻帶衰減/dB巴特沃斯615切比雪夫I型425橢圓函數327
　　由表１可見，橢圓濾波器給出的設計階數比前兩種低，而且頻率特性較好，過渡帶較窄，但是橢圓濾波器在通帶上的非線性相位響應最明顯。本系統選用橢圓函數濾波器進行設計。
　　
　�。痹�理分析
　　
　　數字濾波器實際上是一個采用有限精度算法實現的線性非時變離散系統，它的設計步驟為：首先根據實際需要確定其性能指標，再求得系統函數Ｈ（ｚ），最后采用有限精度算法實現。
　　
　　根據需要，本系統的設計指標為：模擬信號采樣頻率為２ＭＨｚ，每周期最少采樣２０點，即模擬信號的通帶邊緣頻率為ｆｐ＝１００ｋＨｚ，阻帶邊緣頻率ｆｓ＝１ＭＨｚ，通帶波動Ｒｐ不大于０．１ｄＢ（通帶誤差不大于５％），阻帶衰減Ａｓ不小于３２ｄＢ。換算為數字域指標為：Ｗｐ＝０．１π，Ｗｓ＝０．２π，Ｒｐ＝０．１ｄＢ，Ａｓ＝３２ｄＢ。系統函數Ｈ（ｚ）的計算采用Ｍａｔｌａｂ軟件比較方便，其中有兩個現成的函數可以使用：ｅｌｌｉｐｏｒｄ（ｗｐ／ｐｉ，ｗｓ／ｐｉ，Ｒｐ，Ａｓ）函數用來計算數字橢圓濾波器的階次Ｎ和３ｄＢ截止頻率ｗｎ，而ｅｌｌｉｐ（Ｎ，Ｒｐ，Ａｓ，ｗｎ）函數可以求得直接型橢圓ＩＩＲ濾波器的各個系數。通過調用以上兩個函數計算得到的系統函數Ｈ（ｚ）為：
　　
　　
　　
　　這是一個四階ＩＩＲ系統，Ｍａｔｌａｂ計算出該系統的頻率響應如圖１所示，可見滿足設計要求。
　　
　　如果采用直接型結構實現，需用的乘法器和延遲單元相對較多，而且分子和分母的系數相差較大，需要較多的二進制位數才能實現相應的精度要求。
　　
　　如果采用二階節(jié)級聯實現，一來各基本節(jié)的零點、極點可以很方便地單獨進行調整，二來可以降低對二進制數位數的要求。給出了一個直接型結構轉為級聯型結構的ｄｉｒ２ｃａｓ．ｍ文件，利用該函數求得系統函數的級聯表達形式為：
　　
　�。龋ǎ�）＝Ｈ１（ｚ）×Ｈ２（ｚ）＝（0.11-0.1041z-1+0.11z-2）/(1-1.58z-1+0.6469z-2)×(0.2464-0.426z-1+0.2464z-2)/(1-1.7753z-1+0.892z-2)
　　
　　由上式可以看出，每個二階節(jié)的分子、分母系數差異減少了。值得注意的是，在分配二階節(jié)的增益時，要保證每個節(jié)不會發(fā)生運算溢出，可以先用Ｍａｔｌａｂ軟件分析計算來合理安排各節(jié)的增益。經過計算，本文采用第一級分配０.１１，第二級分配０.２４６４,可以保證在要求的輸入范圍，沒有數據溢出發(fā)生。
　　
　�。蚕到y實現
　　
　　將第一個二階節(jié)的系統函數表示為差分方程:
　　
　　ｙ１(ｎ)＝ａ０ｘ(ｎ)－ａ１ｘ(ｎ－１)＋ａ２ｘ(ｎ)＋ｂ０ｙ(ｎ－１)－ｂ１ｙ(ｎ－２)
　　
　�。剑埃�１１ｘ(ｎ)－０.１０４１ｘ(ｎ－１)＋０．１１ｘ(ｎ)＋１.５８ｙ(ｎ－１)－０.６４６９ｙ(ｎ－２)
　　
　　可以看出，一個二階節(jié)的實現需要五次乘法運算、四次加法運算（采用二進制補碼將減法運算變?yōu)榧臃ㄟ\算）。兩個二階節(jié)共需要十次乘法運算。雖然現在已有上千萬門的ＦＰＧＡ產品可供選用，但是一般應用時全部采用硬件陣列乘法器畢竟不太合適，而如果采用串行乘法器進行分時復用，其工作速度也不太理想。
　　
　　本文采用一個折中的方法實現，即乘加單元（ＭＡＣ）的乘法器采用陣列乘法器，而不使用串行乘法器，以提高運算速度。需要注意的是，ＭＡＸ＋ｐｌｕｓⅡ的ＬＰＭ庫中乘法運算為無符號數的陣列乘法，所以使用時需要先將兩個補碼乘數轉換為無符號數相乘后，再將乘積轉換為補碼乘積輸出。每個二階節(jié)完成一次運算共需要６個時鐘周期，而且需采用各自獨立的ＭＡＣ實現兩級流水線結構，即每個數據經過兩個二階節(jié)輸出只需要６個時鐘周期。
　　
　�。玻�１系統原理框圖
　　
　　系統原理框圖如圖２所示，模擬信號經過ＴＬＣ５５１０轉換為００Ｈ～ＦＦＨ的二進制數后，送入四階ＩＩＲ低通濾波器，處理后輸出１０位二進制數送ＡＤ７５２０得到雙極性的模擬電壓輸出。
　　
　　圖3四階IIR濾波器的頂層原理圖
　　
　　２．２頂層ＩＩＲ模塊
　　
　　頂層ＩＩＲ模塊如圖３所示。主要由一個時序控制模塊ＩＩＲＣ、兩個ＩＩＲ二階節(jié)模塊（ＩＩＲ１和ＩＩＲ２）構成。ＩＩＲ模塊設計為１０位二進制補碼輸入，最高位ａｄ９為補碼符號位，次高位ａｄ８用于防止運算時的溢出�？梢娫摚桑桑夷�塊實際可以輸入９位二進制補碼數，但ＴＬＣ５５１０的輸出數據為８位，輸入到ＩＩＲ模塊時，將ａｄ９和ａｄ８引腳均接地，即輸入為正極性電壓。
　　
　�。悖欤蜉斎攵藶楫惒角辶愣耍�高電平有效。當輸入時鐘ｃｌｋ為１２ＭＨｚ時，ＩＩＲ模塊產生一個頻率為２ＭＨｚ的ｃｌｋ＿ａｄ輸出時鐘提供給ＴＬＣ５５１０。輸出數據ｄｏｕｔ為１０位二進制補碼。ＩＩＲ１和ＩＩＲ２模塊構成級聯結構。
　　
　�。玻�３ＩＩＲ１和ＩＩＲ２模塊
　　
　　ＩＩＲ１、ＩＩＲ２模塊主要由兩個模塊構成，一個是數據移位模塊，在ＣＬＫ＿Ｒ時鐘作用下將差分方程的各ｘ、ｙ值延遲一個時鐘；另一個模塊是補碼乘加單元，用ＶＨＤＬ語言編寫，兩個乘數先取補后再進行陣列乘法，在ＣＬＫ＿Ｂ時鐘控制下完成一次乘加運算，乘積取補后輸出，共需要６個時鐘。
　　
　　差分方程的各系數如表２所示，采用１０位定點純小數補碼表示。
　　
　　表2二階差分方程的系數
　　
　　系數a0a1a2b0b1IIR101CH3E6H01CH194H35BHIIR203FH393H03FH1C6H31CH
　　另外?熏模塊中的五個系數定義為常數，以節(jié)省硬件資源，并且采用０舍１入法進行數據處理，盡量提高數據運算精度。ＶＨＤＬ程序如下：
　　
　�。澹睿簦椋簦�ｓｍｕｌｔａｄｄ１ｉｓ
　　
　�。穑铮颍�(ｃｌｋ＿ｒｅｇｂｔ,ｃｌｋ＿ｒｅｇ:ｉｎｓｔｄ＿ｌｏｇｉｃ:
　　
　　ｘ０,ｘ１,ｘ２,ｙ０,ｙ１:ｉｎｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０);
　　
　�。�ｏｕｔ:ｏｕｔｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０));
　　
　　ｅｎｄｓｍｕｌｔａｄｄ１;
　　
　　ａｒｃｈｉｔｅｃｔｕｒｅｂｅｈａｖｏｆｓｍｕｌｔａｄｄ１ｉｓ
　　
　�。螅椋纾睿幔欤簦幔�,ｔｂｎ,ｔｐ２ｎ:ｓｔｄ＿ｌｏｇｉｃ;
　　
　　ｓｉｇｎａｌｃｎｔ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２ｄｏｗｎｔｏ０);
　　
　�。螅椋纾睿幔欤簦�,ｔｂ,ｔａａ,ｔｂｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(８ｄｏｗｎｔｏ０);
　　
　�。螅椋纾睿幔欤簦恚穑�,ｔｍｐｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０);
　　
　�。螅椋纾睿幔欤簦�:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(１８ｄｏｗｎｔｏ０);
　　
　�。螅椋纾睿幔欤簦穑�:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ,２２ｄｏｗｎｔｏ０);
　　
　�。螅椋纾睿幔欤�ｔｍｐ,ｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２３ｄｏｗｎｔｏ０);
　　
　�。悖铮睿螅簦幔睿簦幔�:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０:＝“０００００１１１００”
　　
　�。ㄆ溆喑�數說明略）
　　
　　ｂｅｇｉｎ
　　
　�。簦穑玻睿迹剑簦幔睿�ｏｒｔｂｎ;－－求補后送陣列乘法器
　　
　　ｔａａ＜＝ｎｏｔｔａ＋‘１’ｗｈｅｎ(ｔａｎ＝‘１’)ｅｌｓｅｔａ;
　　
　�。簦猓猓迹剑睿铮簦簦猓�‘１’ｗｈｅｎ(ｔｂｎ＝‘１’)ｅｌｓｅｔｂ;
　　
　�。簦穑穑迹健�１’＆‘１’＆‘１’＆‘１’＆ｎｏｔｔｐ＋‘１’ｗｈｅｎ(ｔｐ２ｎ＝‘１’)ｅｌｓｅｔｐ;
　　
　�。簦恚穑幔迹剑幔埃鳎瑁澹睿悖睿簦剑埃澹欤螅�
　　
　�。幔保鳎瑁澹睿悖睿簦剑保澹欤螅�
　　
　　ａ２ｗｈｅｎｃｎｔ＝２ｅｌｓｅ
　　
　�。猓埃鳎瑁澹睿悖睿簦剑常澹欤螅�
　　
　�。猓保鳎瑁澹睿悖睿簦剑矗澹欤螅�(ｏｔｈｅｒｓ＝＞‘０’);
　　
　�。簦恚穑猓迹剑�０ｗｈｅｎｃｎｔ＝０ｅｌｓｅ
　　
　　ｘ１ｗｈｅｎｃｎｔ＝１ｅｌｓｅ
　　
　�。�２ｗｈｅｎｃｎｔ＝２ｅｌｓｅ
　　
　　ｙ０ｗｈｅｎｃｎｔ＝３ｅｌｓｅ
　　
　�。�１ｗｈｅｎｃｎｔ＝４ｅｌｓｅ(ｏｔｈｅｒｓ＝＞‘０’);
　　
　�。簦幔迹剑簦恚穑�(８ｄｏｗｎｔｏ０);ｔｂ＜＝ｔｍｐｂ(８ｄｏｗｎｔｏ０);
　　
　　ｔａｎ＜＝ｔｍｐａ(９);ｔｂｎ＜＝ｔｍｐｂ(９);
　　
　�。簦穑迹剑簦幔�*ｔｂｂ;
　　
　　ｐ＜＝(ｏｔｈｅｒｓ＝＞‘０’)ｗｈｅｎ(ｔｍｐｂ＝“００００００００００”)ｅｌｓｅ
　　
　�。簦穑玻睿Γ簦穑�;
　　
　　ｐｒｏｃｅｓｓ(ｃｌｋ＿ｒｅｇ,ｃｌｋ＿ｒｅｇｂｔ)
　　
　�。猓澹纾椋�
　　
　　ｉｆｃｌｋ＿ｒｅｇ＝‘１’ｔｈｅｎｃｎｔ＜＝“０００”;ｙｔｍｐ＜＝(ｏｔｈｅｒｓ＝＞‘０’);
　　
　�。澹欤螅椋�(ｃｌｋ＿ｒｅｇｂｔ’ｅｖｅｎｔａｎｄｃｌｋ＿ｒｅｇｂｔ＝‘１’)ｔｈｅｎ
　　
　�。椋妫悖睿簦迹担簦瑁澹睿悖睿簦迹剑悖睿簦�１;ｙｔｍｐ＜＝ｙｔｍｐ＋ｐ;
　　
　　ｅｌｓｉｆ(ｃｎｔ＝５)ｔｈｅｎ
　　
　�。椋妫�ｔｍｐ(７)＝‘１’ｔｈｅｎ
　　
　�。�ｏｕｔ(８ｄｏｗｎｔｏ０)＜＝ｙｔｍｐ(１６ｄｏｗｎｔｏ８)＋１;
　　
　　ｙｏｕｔ(９)＜＝ｙｔｍｐ（２３）；
　　
　　ｅｌｓｅｙｏｕｔ（８ｄｏｗｎｔｏ０）＜＝ｙｔｍｐ（１６ｄｏｗｎｔｏ８）；
　　
　　ｙｏｕｔ（９）＜＝ｙｔｍｐ（２３）；ｅｎｄｉｆ；
　　
　　ｅｎｄｉｆ；
　　
　�。澹睿洌椋妫�
　　
　�。澹睿洌穑颍铮悖澹螅�；
　　
　�。澹睿洌猓澹瑁幔觯�
　　
　�。桑桑遥材�塊的輸出數據采用將補碼最高符號位直接取反轉換為移碼后，就可以送到ＤＡＣ７５２０實現雙極性信號輸出。
　　
　�。诚到y性能測試
　　
　　系統性能的測試采用單極性方波周期信號作為輸入信號。信號的頻率為１００ｋＨｚ，在采樣頻率為２ＭＨｚ時，每個周期采樣２０個點，換算成數字域頻率為０．１π，其二次諧波的數字頻率為０．２π。輸入到ＴＬＣ５５１０的信號電壓幅度為０～２Ｖ，則經過Ａ／Ｄ轉換后的輸出為００Ｈ～ＦＦＨ。由于低通濾波器的阻帶截止頻率選在２００ｋＨｚ，衰減３２ｄＢ，由信號理論分析可知，周期方波信號沒有二次諧波，所以對三次諧波的衰減經過ＩＩＲ濾波器后輸出有直流分量的基波（頻率為１００ｋＨｚ）正弦信號。理論計算給出的方波周期信號基波幅度為：
　　
　　2E/π＝(2×255)/π＝１６２．３４
　　
　　輸入一個周期的數據，Ｍａｔｌａｂ的計算值與ＭＡＸ＋ｐｌｕｓⅡ的仿真值如表３所示。
　　
　　表3濾波后輸出的數據
　　
　　輸入數據255255255255255255255255255255計算值28.7-8.2-29.4-34.9-25.2-1.334.880.0130.5182.0仿真值321020999993100213680129179輸入數據0000000000計算值223.4260.2281.4286.9277.2253.2217.1172.0121.570.1仿真值21925527628227325021517112272
　　由表３可見，仿真輸出值為補碼，谷點輸出值９９３換算成符號數為９９３－１０２４＝－３１。Ｍａｔｌａｂ軟件計算的滿度輸出值為２８６．９，其基波幅度為[２８６.９－(－３４.9)]／２＝１６０.９，與理論值的誤差為:
　　
　　(160.9-162.34)/162.34＝－０.８７％
　　
　　四階ＩＩＲ濾波器實現的滿度輸出值為[２８２－(－３１)]／２＝１５６.５，與理論值的誤差為：
　　
　�。�156.5-162.34）/162.34＝－３.６％
　　
　　這是由于有限精度算法所引起的誤差，可以通過增加二進制位數來提高系統的運算精度。圖４給出單極性方波信號的前三個周期經過濾波后得到的含直流分量的輸出波形，其中實線為Ｍａｔｌａｂ的計算值，“*”為ＭＡＸ＋ｐｌｕｓⅡ的仿真輸出�？梢姡�該四階級聯ＩＩＲ濾波器達到了設計要求。
　　
　　如果改變?yōu)V波器的輸入時鐘頻率，則可以改變?yōu)V波器的截止頻率。另外如果輸入無直流分量的周期信號，而且其頻率為采樣頻率的１／２０，則該低通濾波器可以直接得到基波分量輸出。其實，要將ＴＬＣ５５１０輸出的直流分量濾出很容易，只需利用ＦＰＧＡ做一個減法運算即可。
　　

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